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% \title{TRIGGER}
% \author{C Ring}
% \date{Decembre 1990}
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\title{TRIGGER}
\author{C. Ring}
\date{Decembre 1990}
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%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% TITRE %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
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\par
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Eurogam project
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EDOC113\par
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\large
TRIGGER\par
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\medium
Edition 1.0\par
\vskip 3pt
Decembre1990\par
\vfill
\small
C. RING\par
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\medium
Centre de Recherches Nucl\'{e}aires de Strasbourg (SATD)\par
\vskip 5pt
CNRS-IN2P3 France\par
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}
\end{titlepage}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Introduction}
Le Trigger a pour but de s\'electionner parmi les \'ev\'enements ceux qui sont
jug\'es interessants par le physicien; il permet de ne collecter les donn\'ees
que pour un nombre restreint d'entre eux. Les crit\`eres de s\'election reposent
g\'en\'eralement  sur des configurations de detecteurs touch\'es ou encore sur
leur nombre.\\

Le Trigger propos\'e se d\'ecompose en deux parties:\\

\begin{itemize}
\item une partie centralis\'ee, d\'esign\'ee {\bf Master Trigger}, qui
d\'etecte l'existence d'un {\bf \'ev\'enement} interessant.\\
\item une partie distribu\'ee, constitu\'ee de circuits localis\'es au niveau
de chaque voie de mesure, design\'es {\bf Local Trigger}, qui permettent de ne
collecter que les {\bf param\`etres} relatifs \`a l'\'ev\'enement detect\'e.\\
\end{itemize}

Les commandes d'ouverture des portes integrantes, synchronis\'ees sur le
d\'eclenchement des DFC, sont plac\'ees sous le contr\^ole des Local Trigger.
Sans validation ext\'erieur, les portes integrantes sont automatiquement
remises \`a zero, la reception d'un nouvel \'ev\'enement peut avoir lieu.
Les fen\^etres  de validation \'emises par le Master Trigger sont le Fast
Trigger  et la Validation.\\

Le Fast Trigger assume deux fonctions:\\
\begin{itemize}
\item une fonction logique qui consiste \`a selectionner les voies dont le
discriminateur a declench\'e durant un certain intervalle de temps et \`a les
considerer comme faisant partie de l'\'ev\'enenment \`a acqu\'erir.\\
\item une fonction temporelle qui consiste \`a stoper les TAC des voies qui ont
satisfait \`a la s\'election logique, TAC demarr\'es par le d\'eclenchement des
DFC.\\
\end{itemize}

La validation est g\'en\'er\'ee par le Master Trigger suite \`a un signal de
d\'eclenchement. Elle indique que des crit\`eres plus lents ont confirm\'e la
validit\'e de l\'ev\'enement, le traitement des signaux analogiques impliqu\'es
se poursuit par la conversion et le transfert des r\'esultats num\'eris\'es.
En l'absence de validation l\'ev\'enement, suppos\'e bon au moment du
d\'eclenchement, est rejet\'e suite \`a une remise \`a zero automatique des
portes int\'egrantes. Ce mode de fonctionnementt est dit {\bf asynchrone}.\\

Le syst\`eme d'acquisition est pr\'evu pour fonctionner en {\bf temps mort
commun }, c'est \`a dire que durant le traitement d'un \'ev\'enement le
syst\`eme est bloqu\'e et n'accepte plus aucun nouvel \'ev\'enement.\\

Remarque: pour accro\^{\i}tre le taux d'acquisition, d'autres futurs
multid\'etecteurs sont pr\'evus pour fonctionner dans des modes autre que en
temps mort  commun.\\

\begin{itemize}
\item en mode parall\`ele seule la partie active est en temps mort, le reste
du multid\'etecteur peut accepter un nouvel \'ev\'enement durant le traitement
de l'\'ev\'enement pr\'ec\'edent.\\
\item en mode pipe line le temps de traitement est divis\'e en plusieurs phases
successives (traitement analogique du signal, conversion, transfert des
donn\'ees). Le temps d'occupation de l'une des phases pour une voie de mesure
ne bloque pas les autres phases.\\
\end{itemize}

les modes de fonctionnement Parall\`ele et Pipe Line ne sont pas exclusifs.\\

\section{Le Master trigger}

Le Master Trigger r\'ealis\'e en VXI contient la logique de d\'ecision
n\'ec\'essaire  \`a la d\'etection d'\'ev\'enements. Il delivre une impulsion
Fast Trigger d\`es la reconnaissance d'un \'ev\'enement interessant suivi
d'un signal de Validation qui offre \`a l'utilisateur la possibilit\'e
d'op\'erer une seconde d\'ecision logique.\\

Le Master Trigger d\'elivre \'egalement des donn\'ees relatives \`a
l'\'evenement en cours, il fournit des informations telles que le nombre de
d\'etecteurs touch\'es en coincidence ou la configuration du d\'eclenchement.\\

Le Master Trigger comporte plusieurs blocs fonctionnels.\\

\begin{itemize}
\item les circuits d'entr\'ee permettent d'adapter les signaux en provenance de
l'\'electronique de d\'etection aux circuits logiques de d\'ecision.\\
\item les circuits d'alignement en temps pour mettre en coincidence les
signaux d'entr\'ee.\\
\item les circuits de d\'ecision qui fournissent des signaux en sortie en
fonction de configurations de signaux logiques en entr\'ee.\\
\item les circuits de sortie qui conditionnent les signaux Fast Trigger et
validation en fonction de signaux relatifs \`a la gestion de l'acquisition
(Inhibit Request, GO/Stop, ...).\\
\item des circuits de Test pour faciliter les reglages de l'\'electronique
d'acquisition.\\
\end{itemize}

\subsection{Circuits d'entr\'ee}
Il sont de 2 types:\\
\begin{itemize}
\item des entr\'ees analogiques, "sumbuses", qui permettent de traiter un
multid\'etecteur de fa\c con globale en fournissant le niveau de
multiplicit\'e en analogique; celui-ci refl\`ete le nombre de d\'etecteurs
touch\'es lors d'une r\'eaction.\\
\item des entr\'ees logiques qui permettent d'injecter des conditions
particuli\`eres.\\
\end{itemize}
\subsubsection{Sumbuses}

Le Master Trigger est pourvu de 4 circuits Sumbuses. Chacun comporte 8
entr\'ees leurs permettant la connexion en \'etoile de 8 ch\^assis
d'instrumentation.\\

Chaque Sumbus est reli\'e \`a l'entr\'ee des 4 comparateurs dont les seuils
sont programmables, les 16 signaux logiques en sortie interviennent dans la
d\'ecision de d\'eclenchement.\\

\subsubsection{Entr\'ees logiques}

Il y a 8 entr\'ees logiques relatives au Fast Trigger et 8 autres pour la
Validation. Il est n\'ecessaire de fournir ces 16 signaux suivant une m\^eme
technologie (ECL, TTL, NIM, ...) au choix de l'utilisateur.\\

\subsection{Alignement en temps}
32 circuits de retard de dur\'ee programmables permettent d'aligner en temps les
impulsions en provenance des entr\'ees logiques et des sorties des
comparateurs plac\'es sur les "sumbus". Le retard maximum est de $2.5 \mu s$
pour les entr\'ees relatives au Fast Trigger et de $10 \mu s$ pour les 8
signaux logiques de validation. Dans chaque cas le retard et la dur\'ee sont
programmables au moyen d'un code sur 8 bits (256 pas). les 32 signaux en sortie
ainsi que les 32 signaux d'entr\'ee sont appliqu\'es sur les circuits de
d\'ecision logique.\\

\subsection{Circuits de d\'ecision}

Les circuits de d\'ecision sont r\'esalis\'es \`a partir des circuits logiques
programmables (Logic Cell Array = LCA). Il est prevu 4 circuits pour la
g\'en\'eration du signal Fast Trigger et 4 autres circuits pour la validation .
Les circuits de Validation re\c coivent en plus des signaux logiques d'entr\'ee
les signaux issus des 4 circuits du d\'eclenchement. Ces circuits de d\'ecision
d\'elivrent des signaux en sortie Fast Trigger Request (FTR) et Validation \
Request (VR) pour certaines configuration de signaux en entr\'ee. Un facteur de
r\'eduction peut \^etre appliquer \`a ces signaux ($\leq 16$).\\

Les signaux Fast Trigger Request et Validation request sont n\'ecessaires, le
mot correspondant peut \^etre inject\'e sur le bus de donn\'ees, il constitue
un param\`etre de l'\'ev\'enement.\\

\subsection{Circuits de sortie}

Ces circuits assemblent les signaux Fast Trigger Request et Validation Request,
les remettent en forme et les conditionnent en fonction de signaux ext\'erieurs
pour g\'en\'erer les signaux Fast Trigger et Validation.\\

\subsubsection{Fast trigger}
Ce signal est transmis par cables coaxiaux \`a un maximum de 8 ch\^assis. Il
est programmable en retard et dur\'ee sur 256 pas (8 bits).\\

\subsubsection{Validation}
Ce signal est distribu\'e au moyen d'une ligne ECL \`a tous les tiroirs
slot 0. Le retard de ce signal par rapport au signal Fast Trigger est
programmable sur 8 bits. Sa dur\'ee est \'egalement programmable (8 bits).\\

\subsubsection{Sortie Inhibit}
Ce signal est utilis\'e en mode Temps Mort Commun pour inhiber tous les
circuits Local Trigger de toutes les voies qui ne sont pas impliqu\'ees dans
l'\'ev\'enement en cours. Il est activ\'e par l'impulsion Fast Trigger et
remis \`a  zero \`a la fin de la lecture.\\

Ce signal est \'egalement activ\'e suite \`a un signal d'entr\'ee Inhibit
Request, ceci permet d'interrompre l'acquisition des donn\'ees pour des
raisons non li\'ees \`a la physique, par exemple pour remedier aux probl\`emes
de microphonie durant le remplissage des d\'etecteurs Ge.\\

\subsection{Circuits divers}
Pour tester le fonctionnement du Master Trigger, faciliter le reglage de
l'\'electronique et mesurer le d\'ebit de certains signaux il est prevu des
multiplexeurs  analogiques et digitaux, un TAC, un retard selectable et des
\'echelles de comptage.\\

\subsubsection{Test des signaux}

Le Master Trigger va \^etre pourvu de points de Test connect\'es aux lignes
d'inspection VXI \`a travers des multiplexeurs contr\^ol\'es par logiciel.
Parmi les signaux visualis\'es notons les 4 lignes Sumbus, la sortie TAC, les
16 signaux issus des comparateurs connect\'es sur les sumbus, les sorties des
32  circuits d'alignement Retard-Dur\'ee, les 4 Fast Trigger Request, le signal
Fast Trigger, les 4 Validation Request, le signal Validation.\\

\subsubsection{TAC}
Pour faciliter la mise en temps de toutes les sorties des DFC NE213 il est
incorpor\'e un TAC au Master Trigger. Son entr\'ee start est connect\'e sur la
multiplicit\'e 1 du sumbus, le stop \'etant fourni par un scintillateur rapide.

La methode de r\'eglage consiste \`a couper toutes les voies sauf celle que
l'on veut ajuster.\\

\subsubsection{Retard selectable}

Pour calibrer les TAC de toutes les voies il est possible d'incorporer un
retard  dans le signal de d\'eclenchement. La diff\'erence en temps  des
deplacement du pic donne un \'etalonnage precis pour chacune des voies.\\

\subsubsection{Echelles de comptage}

Pour mesurer le debit de certains signaux il est prevu plusieurs \'echelles de
comptage pouvant \^etre lues par VME. Les lignes pourvues d'\'echelles sont le
Fast Trigger, la Validation, les Fast Trigger Request (accept\'e, rejet\'e)
les Validations (accept\'e, rejet\'e).\\

\subsection{Donn\'ees fournies par le Master Trigger en mode de lecture rapide
DT32}

Le Master trigger va fournir les informations lors de la lecture des donn\'ees
sur le Bus DT32.\\
\begin{itemize}
\item Start event Token:\\
ce mot comporte 16 bits \`a 1 et le num\'ero de l'\'ev\'enement sur 16 bits. Il
constitue le s\'eparateur d'\'ev\'enement.\\
\item mode de d\'eclenchement.\\
Ce mot comporte la cartographie des signaux FTR et VR ayant contribu\'e au
d\'eclenchement.\\
\item Sumbus Multiplexing.\\
1 mot pour chaque ligne Sumbus.\\
\item TAC.\\
Ce mot comporte la valeur  num\'eris\'ee du TAC de reglage interne au Master
Trigger.\\

Le Start even Token \'etant fourni par le Master Trigger ceci implique :\\
\begin{itemize}
\item que le Master Trigger soit log\'e dans le ch\^assis VXI transfer\'e
en premier sur le bus DT32.\\
\item que le Master Trigger soit la premi\`ere carte lue \`a l'int\'erieur de
ce ch\^assis. Cela signifie que le ch\^assis contenant le Master Trigger
comporte le RM en slot 0, le Readout Controller en slot 1, le Trigger en slot 2,
les slots 3 \`a 12 restant disponible pour les cartes d'instrumentation.\\
\end{itemize}
\end{itemize}
\section{Local Tigger}
\begin{figure}
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\end{document}