GANIL / GIP
Codeur VXI taille C
XDC3214
Cahier des charges
L?étude engagée sur les besoins de migration de l?électronique d?acquisition nous a d?ores et déjà amené à développer un nouveau "trigger" GANIL (GMT et U2M) au standard VXI taille C.
Continûment aux orientations choisies pour ce séquenceur d?acquisition et devant la nécessité de résoudre le problème du vieillissement des modules de codage, il apparaît intéressant d?analyser les possibilités d?adaptation à la taille C du codeur VXI taille D 64 voies, ADC6414V.
Rappelons qu?une des caractéristiques de ce module est le traitement analogique des trois fonctions de base que sont l?amplitude A, la charge Q et le temps T. Cette particularité est assurée en insérant sur la carte mère du module trois types de cartes filles qui se différencient par la fonction traitée : conversion amplitude crête-tension pour la fonction amplitude (CAT), conversion charge-tension pour la fonction charge (CQT) et la conversion temps-tension pour la fonction temps (CTT).
Ainsi, un châssis VXI taille C muni du nouveau "trigger" GANIL et d?un ensemble de modules de codage pourrait répondre à ce jour, à la majorité des besoins en électronique d?acquisition.
Les caractéristiques principales d?un tel module de codage nommé XDC3214, se résument à :
- standard VXI taille C,
- 32 voies analogiques d?entrée,
- multifonctionnalité : amplitude, charge, temps,
- conversion analogique numérique (Analogic to Digital Converter) sur 14 bits.
Afin de minimiser les coûts de réalisation et le temps de développement de ce module de codage, il parait essentiel de réutiliser les cartes filles CAT, CQT et CTT disponibles actuellement.
Les dimensions, les consommations des cartes filles limitent le nombre maximal de voies implantées sur la carte mère à 32.
Les 32 voies sont réparties en 2 groupes de 16, tant sur le plan de la connectique de la face avant que sur l?implantation des cartes filles de la carte mère. Ainsi, la combinaison par groupe de 16 de deux types de cartes fonctions parmi les trois utilisables, est possible.
Il est donc réalisable d?associer sur ce module :
16 cartes fonctions CAT à 16 cartes fonctions CQT.
16 cartes fonctions CAT à 16 cartes fonctions CTT.
16 cartes fonctions CQT à 16 cartes fonctions CTT.
De plus, un groupe de 16 voies CQT peut être configuré en simple ou en double intégration.
D?autre part, ce module répond à la norme VXI (register based) et aussi, dans la mesure du possible à celle définie par l?IN2P3 pour le développement des modules des multidétecteurs INDRA, EUROGAM, ... Il respecte l?attribution des lignes et des adresses des registres VXI imposée par la norme IN2P3, à l?exception des lignes VAL (STARX de P3) L1 et L2 (ECLTRG de P3) inaccessibles sur le VXI taille C.
Les liaisons inter-module en fond de panier possibles grâce aux ressources matérielles de ce standard, permettent de minimiser les connexions en face avant entre les modules de codage et le "trigger" et donc d?améliorer la fiabilité de l?ensemble "trigger-codeur".
Tous les déclenchements, individuels LOGICi ou communs à un groupe de 16 entrées LOGIC_G1 ou LOGIC_G2, peuvent être inhibés soit individuellement (registres de masquage XDC_MASKi § 8.2.2 ), soit au niveau du module par les signaux d?inhibition pouvant provenir de la face avant ou du bus VXI.
Ces déclenchements LOGICi, LOGIC_G1 et LOGIC_G2 génèrent une fenêtre d?autorisation à l?entrée analogique VEi pour un groupe de voies amplitudes, et une porte d?intégration à l?entrée analogique IEi pour un groupe de voies charges. Les signaux VEi et IEi étant issues des entrées ANALOGi de la face avant.
Selon les cartes de déclenchements utilisées pour un groupe de voies temps, les déclenchements LOGICi génèrent des STARTi ou des STOPi individuels et les entrées LOGIC_G1 ou LOGIC_G2 un STOP ou un START commun.
En outre, un signal ST, délivré en face avant ou sur le bus VXI, permet de réaliser un déclenchement commun à toutes les entrées et d?autoriser selon l?état du bit TST du registre XDC_STATUS ( § 8.2.2 ), un niveau analogique de test NIVTEST.
Ces modes sont définis à l?écriture du bit SYN du registre d?état ( § 8.2.2 ).
Dans le mode d?analyse dit synchrone (bit SYN à 1), chaque entrée déclenchée est systématiquement valide. Pour chaque entrée valide, la grandeur analogique traitée est numérisée puis stockée en mémoire avant d?être disponible en lecture des paramètres de l?événement.
Dans ce mode (bit SYN à 0), chaque entrée déclenchée génère après un retard programmable à l?initialisation, un point de validation PTVAL.
Selon la position de ce point de validation par rapport au signal VAL, envoyé par le trigger, deux cas sont à considérer :
- PTVAL est en coïncidence avec VAL, la voie est valide, au même titre que ce qui est décrit au paragraphe précédent,
- PTVAL est en dehors de VAL, la voie est alors automatiquement remise à zéro après PTVAL et peut alors traiter une nouvelle impulsion présente à son entrée.
Deux groupes de quatre seuils communs à un ensemble de 16 entrées sont programmables sur 12 bits. Ce sont des niveaux continus réglables de 0 à +5 Volts.
Les seuils NIVTEST_G1, NIVPV_G1, NIVA_G1 et NIVB_G1 constituent le groupe G1 des entrées de 1 à 16.
Les seuils NIVTEST_G2, NIVPV_G2, NIVA_G2 et NIVB_G2 constituent le groupe G2 des entrées de 17 à 32.
Ces niveaux sont générés en synchronisme avec ST si toutefois ils sont autorisés au niveau du bit TST du registre d?état XDC_STATUS ( § 8.2.2 ).
Pour les cartes fonctions CAT et CQT, ces signaux permettent de superposer aux entrées analogiques ANALOGi, un niveau de test.
Pour le TDC, ils fixent la durée entre le ST reçu et le STOP généré par chaque carte fonction CTT.
Ils fixent pour chacune des voies, le retard du point de validation par rapport au signal de déclenchement de l?entrée. Pour le mode asynchrone, la présence de ce point de validation durant la fenêtre d?analyse VAL valide l?entrée. Le retard maximum peut être modifié par un changement de capacité.
CAT : Ils fixent la durée de la fenêtre d?autorisation des impulsions d?entrée VEi.
CQT : Ils fixent la durée de la porte d?intégration du courant analogique IEi.
CTT : Ils déterminent la gamme de temps par réglage du courant Id d?intégration.
CAT : Ils fixent le seuil de déclenchement de l?entrée lorsque le module est configuré en mode de déclenchement interne ( FT1 ou FT2 à 0 voir § 2.4 ).
CQT : Ils fixent le niveau de piédestal commun aux entrées.
CTT : Ils permettent de multiplier la gamme de temps par 8.
Chacun des groupes G1 et G2 peut être configuré selon les bits FT1 et FT2 du registre d?état XDC_STATUS ( § 8.2.2 ), pour déclencher en externe sur LOGICi, LOGIC_G1 ou LOGIC_G2 (FT1 ou FT2 à 1), ou en interne si l?impulsion VEi est supérieure au seuil NIVB (FT1 ou FT2 à 0).
L?ordre de conversion est indispensable pour démarrer la conversion analogique numérique des signaux issus de l?analyse des informations d?entrée. Cet ordre peut être reçu de deux façons différentes, le choix se faisant à l?initialisation selon la valeur du bit OA du registre d?état XDC_STATUS ( § 8.2.2 ). En outre, quand cet ordre est reçu, les déclenchements des entrées sont inopérants.
Le signal CODING* individuel au module, représentant la période de conversion, est activé dès l?ordre de codage reçu et relâché à la fin de la conversion.
Dans ce cas (OA=0), la conversion est lancée par les signaux CT de la face avant ou du bus VXI. Le début de la conversion commence après que toutes les analyses des entrées valides soient terminées, c?est à dire lorsque toutes les portes d?analyse ECTRLi sont achevées.
En mode DT32 (bit dt32 à 1 du registre d?état XDC_STATUS § 8.2.2 ), la ligne CT_TRG* du bus TTLTRIG ne lance pas la conversion mais autorise le module à contrôler la ligne READOUT*.
Dans ce cas (OA=1), l?ordre de conversion est donné par la fin d?autorisation des déclenchements délivrée par les signaux INH de la face avant ou du bus VXI. En ce qui concerne le début de la conversion, les remarques sont identiques à celles ci-dessus.
Remarque : En analyse asynchrone et quelque soit l?ordre de codage choisi, le début de la digitalisation ne peut commencer qu?après la réception, de la fin de la fenêtre VAL.
Cette phase consiste à digitaliser pour chaque entrée valide, les grandeurs analogiques délivrées par chaque carte fille. Ces signaux issus des cartes fonctions sont dirigés vers quatre chaînes de conversion identiques, composées individuellement d?un multiplexeur analogique et d?un convertisseur analogique numérique (type flash série) DATEL 14 bits associé à un système de correction de la non linéarité différentielle (échelle glissante). Le choix de quatre chaînes étant retenu dans le but de réduire le temps de conversion maximum à 24 µs. Pour deux chaînes, ce temps serait de 48 µs.
Durant cette phase de conversion, le module peut transmettre le signal CODING* qui lui est propre, soit sur la ligne CODING_TRG* du bus TTLTRIG, soit sur la ligne CODING_LBUS* du LOCAL BUS. Si plusieurs codeurs accèdent à cette ligne dans un même châssis, la durée de la phase de conversion est alors imposée par le module à phase de conversion la plus longue.
Caractéristiques principales des chaînes de conversion
Précision : 14 bits.
Temps de conversion initial d?une voie : 3µs (si TIME du registre d?état XDC_STATUS § 8.2.2 est égal à 0D hex) .
Ce temps T vaut : T = 300ns + TIME * 200ns .
Temps de conversion totale : <= 24 µs. Le temps de codage totale Tc dépend du groupe d?entrées possédant le plus grand nombre de voies valides N tel que : Tc = N * T.
INL : < 0,02% de la pleine échelle (±3 LSB).
DNL : < 1% (avec correction par échelle glissante).
Pour remettre à zéro les cartes filles avec une précision suffisante de 14 bits, un nouveau déclenchement ne doit pas intervenir avant 100µs pour les intégrateurs CQT et 2µs pour les allongeurs CAT.
Dans le fonctionnement asynchrone, toutes les voies déclenchées et non validées par la fenêtre VAL, sont automatiquement remises à zéro et ceci jusqu?à un nouveau déclenchement.
A la fin de la période de codage, toutes les cartes fonctions sont remises à zéro et ceci, jusqu?à la libération du codeur. Cette libération replace le module dans un état déterminé. Elle peut se faire à tout moment, et si elle arrive avant la fin de conversion, le traitement des informations de l?événement en cours est annulé.
La remise à zéro est indispensable après chaque lecture de données afin de libérer le codeur. Cette remise à zéro peut être d?origines différentes, le choix se faisant selon la valeur du bit RZA du registre d?état XDC_STATUS ( § 8.2.2 ).
Dans ce cas (RZA=0), la remise à zéro RST issue de la face avant ou du bus VXI est indispensable après chaque lecture de données afin de libérer le codeur.
Dans ce cas (RZA=1), la libération du module est automatique en fin de lecture (à la libération par le module de la ligne READOUT*) ou en fin de conversion si le module n?a pas de données valides, ou sur la fin d?inhibition des déclenchements (transition positive du signal INHIBIT*).
Trois types de paramètres (configuration des voies valides, compteur de voies et données des voies converties) sont accessibles en lecture, à des instants différents.
Les registres de configuration des voies valides et de compteur de voies ne sont accessibles qu?en lecture VME.
La configuration des voies valides est disponible dès l?affirmation du signal CODING*. Pour les deux autres types, les paramètres ne peuvent être lus que durant la phase de lecture.
Cette phase de lecture est autorisée quand la ligne READOUT* du bus VXI est à l?état bas. Quand un module a transmis toutes ces données, il libère sa contribution au OU logique formant le signal READOUT*.
Selon la programmation du bit dt32 du registre d?état XDC_STATUS § 8.2.2 , la ligne READOUT* est pilotée différemment :
- en mode GANIL (bit dt32 à 0), la ligne READOUT* est activée à la fin de la phase de conversion si le module a des données valides,
- en mode DT32 (bit dt32 à 1), lorsque le signal CT* du bus TTLTRIG est transmis au module après sa phase de conversion, la phase de lecture est activée si au moins une entrée est valide. Si le signal CT* est reçu par le module pendant sa phase de conversion, la ligne READOUT* est alors affirmée immédiatement et relâchée en fin de conversion s?il n?y a pas de données valides.
Dans tous les cas, cette phase de lecture affirmée par le signal READOUT* est active jusqu?à la fin de lecture ou sur la libération de tous les modules de codage du châssis.
La configuration disponible dès le début de la phase de conversion (signal CODING* interne au module au niveau logique "0") est présente sous la forme de deux mots de 16 bits ( § 8.4.1 ) accessibles seulement en mode de transfert de donnée D16.
Les données, valeurs numériques des informations des entrées, sont rassemblées dans un bloc. Il est constitué d?un ou plusieurs mots de 32 bits ( § 8.4.3 ) et se termine toujours par un mot 32 bits égal à FFFFFFFFhexa.
Chaque mot est composée de la valeur binaire de la grandeur physique d?entrée (14 bits) associée à une étiquette (14 bits).
Dans le mode "suppression des données en dépassement" (bit OVF du registre d?état XDC_STATUS § 8.2.2 ), seules les données des entrées valides et non en dépassement sont lues. Dans l?autre mode (bit OVF à 0), toutes les données associées aux voies valides sont lues.
L?accès au bloc de données peut se faire de deux façons :
- soit par une lecture VME adressée 32 bits au registre XDC_DATA ( § 8.4.3 ),
- soit par une lecture rapide du châssis. Ce type de lecture nécessite l?usage d?un automate de contrôle capable d?effectuer sur le bus VXI, un cycle spécifique de lecture par bloc 32 bits, pour lequel les "Adresse Modifier" VME sont positionnées à 0x12 ou 0x16 en mode GANIL ou bien 0x1B ou 0x1F en mode DT32. Exploitant les lignes (RENIN, RENOUT) câblées en "daisy chain" du bus local, ce mode de lecture par bloc a l?avantage d?être très rapide et global au châssis. Pour cela, le bit SLB du registre XDC_STATUS doit être positionné à 0.
En mode GANIL (bit dt32 à 0 du registre d?état XDC_STATUS § 8.2.2 ), lorsque le bloc de données du châssis aura été lu (READOUT* du bus VXI à 1), le module activera la ligne BUS ERROR* en réponse à toute lecture rapide effectuée dans ce châssis.
Il indique le nombre de mots 32 bits constituant le bloc de données de l?événement. Ce registre est accessible lorsque le signal READOUT* du module est actif. Sa lecture est autorisée en mode D8 ou D16 cependant, seul l?octet bas D7_D0 est significatif ( § 8.4.2 ).
La valeur N lue dans ce registre de compteur de voies est définie telle que : 0 <= N <= 32.
Afin de limiter la connectique des signaux de commande par la face avant, le module peut être configuré informatiquement pour recevoir ces signaux soit par les lignes TTLTRIG et ECLTRIG soit par les lignes LOCAL BUS. Ainsi, selon l?état des bits CL1, CL0, LBG, et LBD du registre VXSTATUS ( § 8.1.1 ), il existe plusieurs configurations possibles qui permettent d?adapter ce codeur à différentes architectures d?un châssis.
Récepteur des lignes TTLTRIG et ECLTRIG : (CL1:CL0 = 10)
Lorsque le module est initialisé pour gérer les lignes TTLTRIG et ECLTRIG, les signaux INH_TRG*, CT_TRG*, RST_TRG*, INIT_TRG*, WRK_TRG*, sont reçus par les 8 lignes du bus TTLTRIG et les signaux ST_TRG* et VAL_TRG* par les deux lignes ECLTRIG.
De plus, les signaux CODING* et READOUT* interne au module sont émis sur les lignes CODING_TRG*, READOUT_TRG* du bus TTLTRIG.
Ces affectations se font individuellement, en accédant aux registres présentés au paragraphe § 8.1.2.
Emetteur-récepteur des lignes LOCAL BUS : (CL1:CL0 = 0x et LBG:LBD != 11)
Lorsque le module est initialisé pour piloter les lignes LOCAL BUS, il gère ces lignes en émetteur et récepteur. Dans ce cas, chacun des signaux ST, VAL, INH, CT et RST reçus par la face avant, est émis sur sa ligne ST_LBUS*, VAL_LBUS*, INH_LBUS*, CT_LBUS* et RST_LBUS* respective. Ces lignes utilisées aussi en réception, permettent de transmettre les signaux reçus par la face avant d?un module vers d?autres connectés à ce même LOCAL BUS.
De même, les signaux CODING* et READOUT* interne au module sont émis sur les lignes CODING_LBUS*, READOUT_LBUS* du LOCAL BUS.
Isolé des bus TTLTRIG-ECLTRIG et LOCAL BUS : (CL1:CL0 = 11)
Dans ce cas, les signaux de commande ST, VAL, INH, CT et RST ne sont transmis au codeur que par la face avant.
Signaux TTL | |||||
Nom | Type | Allocation | Description | ||
INH_TRG* | TTL- (E) | P2TTLTRGn* | INH* | ||
inhibition des déclenchements LOGICi, LOGIC-G1/G2 | |||||
CT_TRG* | TTL- (E) | P2TTLTRGn* | CT* | ||
ordre de conversion analogique-numérique | |||||
RST_TRG* | TTL- (E) | P2TTLTRGn* | RST* | ||
remise à zéro et libération du codeur | |||||
INIT_TRG* | TTL- (E) | P2TTLTRGn* | INIT* | ||
initialisation générale du codeur | |||||
WORK_TRG* | TTL- (E) | P2TTLTRGn* | WORK* | ||
marche/arrêt du châssis | |||||
CODING_TRG* | TTL- (E-S) | P2TTLTRGn* | CODING* | ||
phase de conversion analogique-numérique | |||||
READOUT_TRG* | TTL- (E-S) | P2TTLTRGn* | READOUT* | ||
demande de lecture | |||||
Signaux ECL | ||||
Nom | Type | Allocation | Description | |
ST_TRG | ECL+ (E) | P2ECLTRGn* | ST | |
déclenchement d?un cycle de test | ||||
VAL_TRG | ECL+ (E) | P2ECLTRGn* | VAL | |
fenêtre de validation des entrées | ||||
Signaux divers | ||||||
Nom | Type | Allocation | ADC | QDC | TDC | |
ST_LBUS | ECL+ (E-S) | P2A5/C5 | ST | |||
déclenchement d?un cycle de test | ||||||
VAL_LBUS | ECL+ (E-S) | P2A6/C6 | VAL | |||
fenêtre de validation des entrées | ||||||
AI_LBUS | analogique (E-S) | P2A8/C8 | VISINi | VISINi | - | |
± 5V max | entrées analogiques INi | |||||
adaptation série 50 Ohm | ||||||
LI1_LBUS | ECL+ (E-S) | P2A9/C9 | ECTRLi | ECTRLi | ECTRLi | |
fenêtre | porte | écart temps | ||||
d?autorisation | d?intégration | |||||
ou signaux généraux (INH, CT, VAL, BUSY....) | ||||||
RENIN* / | TTL- (E) | P2A11/ | RENIN* | |||
RENOUT* | TTL- (S) | P2C11© | RENOUT* | |||
lecture en "daisy chain " | ||||||
LI2_LBUS | ECL+ (E-S) | P2A12/C12 | ECTRLi | ECTRLi | ECTRLi | |
voir LI1 ci-dessus | ||||||
LT_LBUS | sommation | P2A14/C14 | PTVALi | PTVALi | PTVALi | |
de | position du point de validation PTVALi | |||||
2 courants (E-S) | dans la fenêtre trigger VAL | |||||
INH_LBUS* | TTL- (E-S) | P2A15/C15 | INH* | |||
inhibition des déclenchements LOGIC i ou G1 ou G2 | ||||||
CT_LBUS* | TTL- (E-S) | P2A17/C17 | CT* | |||
ordre de conversion analogique-numérique | ||||||
RST_LBUS* | TTL- (E-S) | P2A18/C18 | RST* | |||
remise à zéro et libération du codeur | ||||||
CODING_LBUS* | TTL- (E-S) | P2A20/C20 | CODING* | |||
phase de conversion analogique-numérique | ||||||
READOUT_LBUS* | TTL- (E-S) | P2A21/C21 | READOUT* | |||
demande de lecture | ||||||
© : voir bit SLB du registre d?état § 8.2.2
La face avant est commune aux trois différents groupes ADC, QDC, et TDC constitués par l?association cartes filles-carte mère.
Afin de rendre possible la combinaison des trois groupes, les entrées sont rassembl�es par 16 pour les DECi et par 8 pour les INi :
Signaux en entrée | |||||
Nom | Type | Nombre | ADC | QDC | TDC |
ANALOGi | analogique | 32 | VEi | IEi | inutilisé |
amplitude | courant | ||||
LOGICi | ECL diff. | 32 | DECi | DECi | STARTi / |
dec. fenêtre | dec. porte | STOPi | |||
LOGIC_G1 | NIM 50 Ohm | 1 | DECg | DECg | STARTg / |
LOGIC_G2 | NIM 50 Ohm | 1 | dec. fenêtre | dec. porte | STOPg |
ST | ECL diff.¨ | 1 | SYNC-TEST | SYNC-TEST | SYNC-TEST |
déclenchement d?un cycle de test | |||||
VAL | ECL diff.¨ | 1 | VAL | VAL | VAL |
fenêtre de VALidation des entrées | |||||
INH | ECL diff.¨ | 1 | INHIBIT | INHIBIT | INHIBIT |
INHibition des déclenchements DECi, DECG1/G2 | |||||
CT | ECL diff.¨ | 1 | CT | CT | CT |
ordre de conversion analogique-numérique | |||||
RST | ECL diff.¨ | 1 | RST | RST | RST |
remise à zéro et libération (reset) | |||||
¨ : Ces entrées ECL différentielle peuvent être adaptées 110 Ohm si le bit TB du registre d?état VXSTATUS ( § 8.1.1 ) est positionné à 1.
Les connecteurs d?entrées utilisés en face avant sont :
- ANALOGi : 4 connecteurs 16 contacts soudés sur la carte mère.
- LOGICi : ANSLEY (T&B) série 622, 2 connecteurs mâles 34 contacts à monter sur la face avant
- LOGIC_G1 et LOGIC_G2 : 2 connecteurs Lemo 00 coudés coaxiaux 50 Ohm.
- ST, VAL, INH, CT, RST : ANSLEY (T&B) série 622, 1 connecteur mâle 10 contacts à monter sur la face avant.
Selon la configuration des bits CL1, CL0, LBG et LBD du registre VXSTATUS ( § 8.1.1 ), les sorties C* et R* de la face avant reflètent, soit les signaux internes CODING* et READOUT*, soit les signaux CODING_TRG* et READOUT_TRG* du bus TTLTRIG, soit les signaux CODING_LBUS* et READOUT_LBUS* du LOCAL BUS.
De même, suivant l?état des bits LBG et LBD, les sorties LT, LI1, LI2 et AI de la face avant reflètent soit les signaux internes au module, soit les signaux du LOCAL BUS.
Signaux en sortie de la face avant | ||||
Nom | Type | signaux TTLTRIG | signaux LOCAL BUS | signaux INTERNE |
CL1:CL0 = 10 | CL1:CL0 = 0x et | CL1:CL0 = 11 et | ||
LBG:LBD != 11 | LBG:LBD = 11 | |||
C* | NIM / 50 Ohm | CODING_TRG* | CODING_LBUS* | CODING* |
phase de conversion analogique numérique | ||||
R* | NIM / 50 Ohm | READOUT_TRG* | READOUT_LBUS* | READOUT* |
demande de lecture | ||||
LBG:LBD != 11 | LBG:LBD = 11 | |||
LT | sommation de | LT_LBUS | LT | |
2 courants / 50 Ohm | ligne "Local Trigger" | |||
LI1 | NIM 50 Ohm | LI1_LBUS | LI1 | |
ligne "Logic Inspection" 1 | ||||
LI2 | NIM / 50 Ohm | LI2_LBUS | LI2 | |
ligne "Logic Inspection" 2 | ||||
AI | analogique / 50 Ohm | AI_LBUS | AI | |
ligne "Analogic Inspection" | ||||
Les connecteurs utilisés pour ces sorties en face avant sont des connecteurs LEMO 00.
La carte mère est au format VXI taille C ; elle est constituée de deux parties :
- une partie comprenant les circuits logiques de décodage du bus, de contrôle et de séquencement (essentiellement des "LCA" XILINX), les portes logiques ECL ...
- une partie comportant 4 groupes identiques traitant respectivement 8 entrées. Chaque ensemble est constitué d?une chaîne de conversion analogique-numérique et de deux types de cartes filles enfichables sur la carte mère. Une carte logique distribue les déclenchements reçus en face avant, vers 8 cartes analogiques réalisant la fonction CAT ou CQT ou CTT.
La configuration d?un module en codeur d?amplitude ADC, de charge QDC ou de temps TDC est réalisée par l?association des éléments suivants :
- une carte mère universelle au standard VXI taille C.
- 4 cartes "déclenchement".
- 32 cartes "fonction".
- une face avant commune.
Il existe 3 types de cartes "déclenchement" :
_ DECA : carte d?un ensemble configuré en ADC ou QDC.
_ DECSTOP : carte d?un ensemble configuré en TDC stop commun.
_ DECSTART : carte d?un ensemble configuré en TDC start commun.
Ces cartes de 20 broches (J2 et J3) sont enfichées perpendiculairement sur la carte mère et leur brochage commun est défini comme suit :
Connecteur | N%broche | Signal | Type | Description |
J2 | 1 | DECS1 | ECL(S) | Sortie logique N%1 |
( mâle | 2 | STOP1 | ECL(S) | Sortie logique N%1 (TDC) |
simple | 3 | DECS2 | ECL(S) | Sortie logique N%2 |
rangée ) | 4 | STOP2 | ECL(S) | Sortie logique N%2 (TDC) |
5 | DECS3 | ECL(S) | Sortie logique N%3 | |
6 | STOP3 | ECL(S) | Sortie logique N%3 (TDC) | |
7 | DECS4 | ECL(S) | Sortie logique N%4 | |
8 | STOP4 | ECL(S) | Sortie logique N%4 (TDC) | |
J3 | 1 | DECS5 | ECL(S) | Sortie logique N%5 |
( mâle | 2 | STOP5 | ECL(S) | Sortie logique N%5 (TDC) |
simple | 3 | DECS6 | ECL(S) | Sortie logique N%6 |
rangée ) | 4 | STOP6 | ECL(S) | Sortie logique N%6 (TDC) |
5 | DECS7 | ECL(S) | Sortie logique N%7 | |
6 | STOP7 | ECL(S) | Sortie logique N%7 (TDC) | |
7 | DECS8 | ECL(S) | Sortie logique N%8 | |
8 | STOP8 | ECL(S) | Sortie logique N%8 (TDC) | |
9 | DECc | ECL (E) | Déclenchement commun | |
10 | GND | analogique | Masse | |
11 | M2V | analogique | Alimentation -2V | |
12 | M5V | analogique | Alimentation -5V | |
J1 | 1 | LOGIC1+ | ECL (E) | Entrée logique + N%1 |
( mâle | 2 | LOGIC1- | ECL (E) | Entrée logique - N%1 |
double | 3 | LOGIC2+ | ECL (E) | Entrée logique + N%2 |
rangée ) | 4 | LOGIC2- | ECL (E) | Entrée logique - N%2 |
5 | LOGIC3+ | ECL (E) | Entrée logique + N%3 | |
6 | LOGIC3- | ECL (E) | Entrée logique - N%3 | |
7 | LOGIC4+ | ECL (E) | Entrée logique + N%4 | |
8 | LOGIC4- | ECL (E) | Entrée logique - N%4 | |
9 | LOGIC5+ | ECL (E) | Entrée logique + N%5 | |
10 | LOGIC5- | ECL (E) | Entrée logique - N%5 | |
11 | LOGIC6+ | ECL (E) | Entrée logique + N%6 | |
12 | LOGIC6- | ECL (E) | Entrée logique - N%6 | |
13 | LOGIC7+ | ECL (E) | Entrée logique + N%7 | |
14 | LOGIC7- | ECL (E) | Entrée logique - N%7 | |
15 | LOGIC8+ | ECL (E) | Entrée logique + N%8 | |
16 | LOGIC8- | ECL (E) | Entrée logique - N%8 |
La carte fille "déclenchement" et la carte mère sont reliées par les 2 connecteurs J2 et J3 possédant respectivement 8 et 12 broches.
Les liaisons pour les signaux logiques d?entrées LOGICi+ et LOGICi-, entre la face avant et le connecteur J1 de la carte fille "déclenchement", sont effectuées à l?aide de câbles plats 2*8 fils.
Comme il a été indiqué précédemment trois cartes "fonction" ont été développées :
- CAT : fonction conversion Amplitude Tension.
- CQT : fonction conversion Charge Tension.
- CTT : fonction conversion Temps Tension.
Ces cartes de 25 broches (J1,J2,J3,J4 et J5) sont implantées perpendiculairement sur la carte mère et leur brochage commun est défini comme suit :
Connecteur | N%broche | Signal | Type | Description |
J1 | 1 | DECSi | ECL (E) | déclenchement (§2.1) |
( mâle | 2 | M5V | analogique | Alimentation -5V |
simple | 3 | SYNC_TEST | ECL (E) | Entrée synchro-test (T<100ns) (§2.1) |
rangée ) | 4 | VAL | ECL (E) | Fenêtre de validation (§2.2) |
5 | M2V | analogique | Alimentation -2V | |
J2 | 1 | STOPi | ECL (E) | entrée STOP pour TDC |
( mâle | 2 | P5V | analogique | Alimentation +5V |
simple | 3 | RAZi | TTL (E) | remise à zéro |
rangée ) | 4 | INHIBIT* | TTL (E) | inhibition des déclenchements DECSi |
5 | ENTST* | ECL (E) | Autorisation de NIVTEST sur SYNC_TEST | |
J3 | 1 | PTVALi* | ECL (S) | visualisation vers LT (§8.3) |
( mâle | 2 | EVALi | TTL (S) | bit d?indication de l?entrée valide |
simple | 3 | ECTRLi | TTL (S) | visualisation vers LI1 ou LI2 (§8.3) |
rangée ) | 4 | FCT | ECL (E) | Mode de déclenchement (§2.4) |
5 | GND | analogique | Masse | |
J4 | 1 | M12V | analogique | Alimentation -12V |
( mâle | 2 | P8V | analogique | Alimentation +8V |
simple | 3 | P12V | analogique | Alimentation +12V |
rangée ) | 4 | NIVPV | analogique | 0 <= NIVPV <= 5V (§2.3) |
5 | NIVA | analogique | 0 <= NIVA <= 5V (§2.3) | |
J5 | 1 | NIVB | analogique | 0 <= NIVB <= 5V (§2.3) |
( mâle | 2 | NIVTEST | analogique | 0 <= NIVTEST <= 5V (§2.3) |
simple | 3 | VE_IE | analogique | Entrée VEi pour ADC et IEi pour QDC |
rangée ) | 4 | GND | analogique | Masse |
5 | VS | analogique | Sortie à digitaliser |
Le signal ENTST* délivré aux cartes fonctions, est actif 100 ns avant le signal SYNC_TEST puis relâché sur la libération du codeur.
Les niveaux continus NIVPV, NIVA, NIVB, NIVTEST sont paramètrables par l?accès aux registres de seuils définis au paragraphe § 8.2.2.
Entrée analogique INi :
Impédance d?entrée : 50 Ohm.
Dynamique : 0 <= VE <= +5V.
Temps de montée : Tm >= 200ns.
Amplitude de test : 0 < Vt < 5V sur 12 bits
Cette amplitude, proportionnelle à N défini dans le registre XDC_NIVTEST (§ 8.2.2 ), est envoyée à l?entrée de l?allongeur en synchronisme avec ST et sous réserve qu?elle soit autorisée au niveau du registre d?état XDC_STATUS ( § 8.2.2 ).
Son amplitude Vt vaut :
Vt = (5 * N / 4096) Volt
Seuil de déclenchement interne :
La voie est déclenchée par le signal VEi à l?entrée de l?allongeur si
- FT1 = 0 , FT2 = 0 ( § 2.4 ).
- Vei > H ( 0 < H < 5V est proportionnelle à N défini dans le registre XDC_NIVB (§ 8.2.2 ).
Son amplitude H vaut :
H = (5 * N / 4096) Volt
Fenêtre d?autorisation : FENi de durée : 0 < T < 20µs sur 12 bits
Le déclenchement de la voie i démarre une fenêtre d?autorisation FENi des impulsions à l?entrée de l?allongeur. La durée T de FENi est proportionnelle à N défini dans le registre XDC_NIVA (§ 8.2.2 ). En dehors de FENi, les impulsions ne sont pas prises en considération. La durée T vaut :
T = (20 * N / 4096) µs
Point de validation : Retard de PTi : 0 < R < 2µs sur 12 bits
Pour chacune des voies du groupe, il fixe le retard R du point de validation par rapport au signal de déclenchement.. Le retard R est proportionnelle à N défini dans le registre XDC_NIVPV (§ 8.2.2 ) vaut :
R = (2 * N / 4096) µs
Entrée analogique INi :
Impédance d?entrée : 50 Ohm.
Dynamique : -80mA <= IE <= 0.
Temps de montée : Tm >= 10ns.
Gamme d?intégration Qt :
Cette gamme Qt est fixée pour chaque entrée i par une capacité d?intégration CIi.
Qt = 5 * CIi par défaut Qt = 5 nC (limites: 56pF <= CIi <= 10nF)
Porte d?intégration : Pi de durée : 0 < Ti < 6µs sur 12 bits
Le déclenchement de la voie i démarre une porte d?intégration Pi des impulsions à l?entrée de l?intégrateur. La durée Ti de Pi est proportionnelle à N défini dans le registre XDC_NIVA (§ 8.2.2 ). En dehors de Pi, les impulsions ne sont pas prises en considération. La durée Ti vaut :
Ti = (6 * N / 4096) µs
Piédestal de test :
Sur ST est généré, sous certaines conditions ( § 8.2.2 ), un courant de piédestal de test Ipdtst proportionnel à N défini dans le registre XDC_NIVTEST (§ 8.2.2 ) Pour chaque entrée i, l?excursion de quantité de charge est adaptée à la gamme totale Qt. Le courant Ipdtst vaut :
Ipdtst = (2,5 * N / 3000 * 4096) µs
Piédestal commun :
Ce courant de piédestal Ipdcom est toujours généré; il est proportionnel à N défini dans le registre XDC_NIVB (§ 8.2.2 ) De même, pour chaque entrée, l?excursion de quantité de charge est adaptée à la gamme totale Qt.
Ipdcom = (2,5 * N / 3000 * 4096) µs
Point de validation : Retard de PTi : 0 < R < 2µs sur 12 bits
Pour chacune des voies du groupe, il fixe le retard R du point de validation par rapport au signal de déclenchement.. Le retard R est proportionnelle à N défini dans le registre XDC_NIVPV (§ 8.2.2 ) vaut :
R = (1,3 * N / 4096) µs
Gamme de temps :
La gamme de temps Ti est donnée par la relation :
Ti = Ci * (0,51 * (N+1755))
Ti est en ns si Ci est en nF.
0 <= N <= 4095 ( programmation du seuil NIVA ).
Ci = Ci1 + Ci2 si le seuil NIVB = 5V (valeur registre = FFF).
Ci = Ci1 si le seuil NIVB = 0V ( valeur registre = 0).
STOP de test :
ST, qui est alors le signal START des cartes "fonction", génère, sous certaines conditions, un STOP avec un retard proportionnel au seuil NIVTEST. Pour chaque entrée i, ce retard est adapté à la gamme totale de temps Ti.
Format d?adressage en mode A16 :
Adresse
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
1 | 1 | Adresse Logique (1 par module) | adr16 | ||||||||||||
adr16 = Espace VXI d?un module (64 Octets)
VXID | R | SYSRESET = 0xCF5A | Adr16 = 0x00 |
Registre ID (Norme VXI).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
Dev Class | Add Space | IDENTIFICATEUR CONSTRUCTEUR IN2P3 = 0xF5A | |||||||||||||
Add Space = 00 : mode d?adressage en A16 et A24
= 01 : mode d?adressage en A16 et A32
Dev Class = 11 : module "REGISTER BASED"
VXLOGADD | W | Adr16 = 0x00 |
Registre LOGICAL ADDRESS (Norme VXI).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
X | X | X | X | X | X | X | X | Adresse logique pour la configuration dynamique | |||||||
VXDEVTYP | R | SYSRESET = 0x773X | Adr16 = 0x02 |
Registre DEVICE TYPE (Norme VXI).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
REQUIRED MEMORY | 0 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | TYPE G2 | TYPE G1 | |||||
REQUIRED MEMORY = 0x0111 en mode A24, soit 64 Koctet
= 0x1111 en mode A32, soit 64 Koctet
TYPE G1 = 0 : groupe G1 configuré en ADC
= 1 : groupe G1 configuré en QDC double intégration
= 2 : groupe G1 configuré en QDC simple intégration
= 3 : groupe G1 configuré en TDC
TYPE G2 = 0 : groupe G2 configuré en ADC
= 1 : groupe G2 configuré en QDC double intégration
= 2 : groupe G2 configuré en QDC simple intégration
= 3 : groupe G2 configuré en TDC
VXSTATUS | R | SYSRESET = 0x7BFF | Adr16 = 0x04 |
Registre STATUS (Norme VXI).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
AA | M* | A24 | CL1 | CL0 | TB | WM* | ZM* | LBG | LBD | WP | 1 | 1 | 1 | 1 | 1 |
WP = 0 : accès aux registres d?initialisation quelque soit l?état du module
= 1 : accès interdit aux registres d?initialisation pour le module en marche
LBG:LBD = 00 : bus local transmis mais non terminé
= 01 : terminaison du bus local pour le module le plus à droite
= 10 : terminaison du bus local pour le module le plus à gauche
= 11 : module isolé du bus local
ZM* : remise à zéro individuelle du module
WM* : marche/arrêt individuel au module
TB = 0 : bus de commande non terminé
= 1 : bus de commande terminé par un réseau 110 Ohm
CL1:CL0 = 0x : connexion aux lignes de séquencement du LOCAL BUS activée
= 10 : connexion aux lignes des bus TTLTRIG et ECLTRIG activée
= 11 : déconnexion des lignes TTLTRIG-ECLTRIG et LOCAL BUS
A24 = 0 : mode A32 sélectionné
= 1 : mode A24 sélectionné
M* : état ligne VXI MODID
AA = 1 : autorisation du mode A24 ou A32
VXCONTRL | W | Adr16 = 0x04 |
Registre CONTROL (Norme VXI).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
AA | X | A24 | CL1 | CL0 | TB | WM* | ZM* | LBG | LBD | WP | X | X | X | X | X |
WP, LBG, LBD, ZM*, WM*, TB, CL1, CL0, A24 et AA sont les bits de commande vérifiés dans le registre VXSTATUS
VXOFFSET | R / W | SYSRESET = 0x0 | Adr16 = 0x06 |
Registre OFFSET (Norme VXI).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
Offset A24 et A32 | Offset A32 | ||||||||||||||
Offset A24 (bit 15 à 8) sert au décodage du bus d?adresse VME de A23 à A16
Offset A32 (bit 15 à 0) sert au décodage du bus d?adresse VME de A31 à A16
VXSERNUM | R | Adr16 = 0x08 |
Registre SERIAL NUMBER (Norme IN2P3).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
X | X | X | X | X | X | X | X | Numéro de série du module | |||||||
VXMODLVL | R | Adr16 = 0x0A |
Registre MODIFICATION LEVEL (Norme IN2P3).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
X | X | X | X | X | X | X | X | Niveau de modification du module | |||||||
Affectation des lignes TTLTRG0-7 :
Pour les six registres suivants, la donnée est définie comme suit :
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
ON | X | X | X | X | X | X | X | X | X | X | X | X | Adr TTL | ||
Adr TTL | = 0 | : signal adressé sur la ligne TTLTRG0 (P2A23) |
= 1 | : signal adressé sur la ligne TTLTRG1 (P2C23) | |
= 2 | : signal adressé sur la ligne TTLTRG2 (P2A24) | |
= 3 | : signal adressé sur la ligne TTLTRG3 (P2C24) | |
= 4 | : signal adressé sur la ligne TTLTRG4 (P2A26) | |
= 5 | : signal adressé sur la ligne TTLTRG5 (P2C26) | |
= 6 | : signal adressé sur la ligne TTLTRG6 (P2A27) | |
= 7 | : signal adressé sur la ligne TTLTRG7 (P2C27) | |
ON | = 0 | : signal défini par le registre non connecté sur le bus VXI |
= 1 | : signal connecté sur la ligne TTLTRGn adressée par AdrTTL |
VXCODING | R / W | SYSRESET = 0x0 | Adr16 = 0x20 |
Registre d?affectation du signal de codage CODing.
VXREADOUT | R / W | SYSRESET = 0x0 | Adr16 = 0x22 |
Registre d?affectation du signal de lecture READout.
VXINIT | R / W | SYSRESET = 0x0 | Adr16 = 0x24 |
Registre d?affectation du signal d?initialisation INIT.
VXWORK | R / W | SYSRESET = 0x0 | Adr16 = 0x26 |
Registre d?affectation du signal de fonctionnement WORKing.
VXMRST | R / W | SYSRESET = 0x0 | Adr16 = 0x28 |
Registre d?affectation du signal de remise à zéro générale MRST.
VXCT | R / W | SYSRESET = 0x0 | Adr16 = 0x2A |
Registre d?affectation du signal d?ordre de codage CT.
VXINH | R / W | SYSRESET = 0x0 | Adr16 = 0x2E |
Registre d?affectation du signal d?inhibition INH.
Affectation des lignes ECLTRG0-1 :
Pour les deux registres suivants, la donnée est définie comme suit :
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
ON | X | X | X | X | X | X | X | X | X | X | X | X | X | X | Adr ECL |
Adr ECL | = 0 | : signal adressé sur la ligne ECLTRG0 (P2A1) |
= 1 | : signal adressé sur la ligne ECLTRG1 (P2A3) | |
ON | = 0 | : signal défini par le registre non connecté sur le bus VXI |
= 1 | : signal connecté sur la ligne ECLTRGn adressée par Adr ECL |
VXVAL | R / W | SYSRESET = 0x0 | Adr16 = 0x30 |
Registre d?affectation du signal de validation des codeurs asynchrones VAL.
VXST | R / W | SYSRESET = 0x0 | Adr16 = 0x32 |
Registre d?affectation du signal de Synchro Test ST.
L?accès à ces registres se fait en adressage A24 ou A32 et uniquement en mode de transfert de donnée D16.
En fonctionnement normal, l?autorisation d?écriture dans ces registres d?initialisation nécessite que le module soit positionné en état arrêt. Cependant, il est possible d?autoriser l?accès au registre quelque soit l?état du module en positionnant le bit WP du registre VXSTATUS à 0.
L?état marche/arrêt du module dépend du bit WM* du registre VXSTATUS mais aussi, lorsqu?il est autorisé par le registre VXWORK, du signal de fonctionnement WORKING* du bus TTLTRIG. Dans le cas où cette ligne est reçue, le module est en état de marche, si le bit WM* et la ligne WORKING* sont tous les deux configurés à 0.
XDC_LABEL | R / W | SYSRESET = 0x0 | Adr = 0x0000 à 0x1F00 |
Registre de labels.
Adresse
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 <= ADR <= 1F | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | ||||
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | label | |||||||||||||
label : étiquette sur 14 bits affectée à l?entrée ADR+1
XDC_MASK1 | R / W | SYSRESET/Init = 0x0 | Adr = 0x0004 |
Registre de masquage des voies 1 à 8.
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
X | X | X | X | X | X | X | X | V8 | V7 | V6 | V5 | V4 | V3 | V2 | V1 |
exemple : V8 = 0 : voie 8 masquée
XDC_MASK2 | R / W | SYSRESET/Init = 0x0 | Adr = 0x0804 |
Registre de masquage des voies 9 à 16.
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
X | X | X | X | X | X | X | X | V16 | V15 | V14 | V13 | V12 | V11 | V10 | V9 |
exemple : V16 = 0 : voie 16 masquée
XDC_MASK3 | R / W | SYSRESET/Init = 0x0 | Adr = 0x1004 |
Registre de masquage des voies 17 à 24.
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
X | X | X | X | X | X | X | X | V24 | V23 | V22 | V21 | V20 | V19 | V18 | V17 |
exemple : V24 = 0 : voie 24 masquée
XDC_MASK4 | R / W | SYSRESET/Init = 0x0 | Adr = 0x1804 |
Registre de masquage des voies 25 à 32.
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
X | X | X | X | X | X | X | X | V32 | V31 | V30 | V29 | V28 | V27 | V26 | V25 |
exemple : V32 = 0 : voie 32 masquée
XDC_STATUS | R / W | SYSRESET/Init = 0x0400 | Adr = 0x0010 |
Registre d?état.
Donnée en lecture
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 | 0 | R* | SC | EC | RZA | SLB | FT2 | FT1 | TST | OVF | SYN | OA |
OA = 0 : ordre de codage sur CT ( § 3.1.1 )
= 1 : ordre de codage sur INHIBIT ( § 3.1.2 )
SYN = 0 : mode d?analyse asynchrone ( § 2.2.2 )
= 1 : mode d?analyse synchrone ( § 2.2.1 )
OVF = 0 : pas de lecture des données en dépassement
= 1 : lecture des données en dépassement ( § 4.2 )
TST = 0 : pas de génération d?une impulsion de test sur ST
= 1 : génération d?une impulsion de test sur ST ( § 2.1 )
FT1 : mode de fonctionnement du groupe 1 (interne=0 externe=1 voir § 2.4 )
FT2 : mode de fonctionnement du groupe 2 (interne=0 externe=1 voir § 2.4 )
SLB = 0 : signaux RENIN*/RENOUT* affectés à la ligne 4 du LOCAL BUS
= 1 : module libéré de la ligne 11 du LOCAL BUS
RZA = 0 : remise à zéro sur signal externe ( § 3.3.1 )
= 1 : remise à zéro automatique ( § 3.3.2 )
SC : début de codage activé à 1 dès le front descendant de CODING* interne
EC : fin de codage activé à 1 dès le front montant de CODING* interne
R* : signal READOUT* interne
Remarque : les bits SC, EC et R* sont disponibles seulement en lecture.
Donnée en écriture
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
TIME | X | dt32 | EG | RZA | SLB | FT2 | FT1 | TST | OVF | SYN | OA | ||||
EG = 0 : échelle glissante activée
= 1 : échelle glissante stoppée
dt32 = 0 : mode GANIL ( § 4.2 )
= 1 : mode DT32 ( § 4.2 )
TIME : temps d?établissement de la chaîne de conversion
( valeur souhaitée pour une résolution de 14 bits : 0d hex )
Remarque : les bits EG, dt32 et TIME sont disponibles seulement en écriture.
La donnée des huit registres suivants est définie comme suit :
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 | 0 <= donnée <= FFF | |||||||||||
XDC_NIVTEST1 | R / W | SYSRESET/Init = 0x0 | Adr = 0x0060 |
Registre NIVTEST du groupe 1.
Pour les cartes fonctions CAT et CQT, ce registre permet de superposer aux entrées analogiques ANALOGi, un niveau de test.
Pour le TDC, il fixe la durée entre le STOP généré par chaque carte fille et le signal de "start" ST reçu.
XDC_NIVPV1 | R / W | SYSRESET/Init = 0x0 | Adr = 0x0062 |
Registre NIVPV du groupe 1.
Ils fixent pour chacune des voies, le retard du point de validation par rapport au signal de déclenchement de l?entrée
XDC_NIVA1 | R / W | SYSRESET/Init = 0x0 | Adr = 0x0064 |
Registre NIVA du groupe 1.
CAT : Ils fixent la durée de la fenêtre d?autorisation des impulsions d?entrée VEi.
CQT : Ils fixent la durée de la porte d?intégration du courant analogique IEi.
CTT : Ils déterminent la gamme de temps par réglage du courant Id d?intégration.
XDC_NIVB1 | R / W | SYSRESET/Init = 0x0 | Adr = 0x0066 |
Registre NIVB du groupe 1.
CAT : Ils fixent le seuil de déclenchement de l?entrée lorsque le module est configuré en mode de déclenchement interne ( FT1 ou FT2 à 0 voir § 2.4 ).
CQT : Ils fixent le niveau de piédestal commun aux entrées.
CTT : Ils permettent de multiplier la gamme de temps par 8.
XDC_NIVTEST2 | R / W | SYSRESET/Init = 0x0 | Adr = 0x0068 |
Registre NIVTEST du groupe 2.
XDC_NIVPV2 | R / W | SYSRESET/Init = 0x0 | Adr = 0x006A |
Registre NIVPV du groupe 2.
XDC_NIVA2 | R / W | SYSRESET/Init = 0x0 | Adr = 0x006C |
Registre NIVA du groupe 2.
XDC_NIVB2 | R / W | SYSRESET/Init = 0x0 | Adr = 0x006E |
Registre NIVB du groupe 2.
XDC_LT | SYSRESET/Init = 0x0 | Adr = 0x00C4 à 0x1FC4 |
Registre de contrôle de la position du point de validation dans la fenêtre VAL sur la ligne "Local Trigger" LT.
Adresse
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 <= ADR <= 1F | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | ||||
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
ON | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
ADR = 0 : PTVALi* dérivé de l?entrée 1 dans la fenêtre VAL
ADR = 1F hex : PTVALi* dérivé de l?entrée 32 dans fenêtre VAL
ON = 1 : Le module pilote la ligne LT du local bus
ON = 0 : Le module libère cette ligne
XDC_LI1 | SYSRESET/Init = 0x0 | Adr = 0x00C0 à 0x1FC0 |
Registre de visualisation des signaux ECTRLi sur la ligne d?inspection logique LI1.
Adresse
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 <= ADR <= 1F | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | ||||
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
ON | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
ADR = 0 : entrée i=1 , ADR = 1F hex : entrée i=32
ON = 1 : Le module pilote la ligne d?inspection logique LI1 du local bus
ON = 0 : Le module libère cette ligne
XDC_LI2 | SYSRESET/Init = 0x0 | Adr = 0x00C2 à 0x1FC2 |
Registre de visualisation des signaux ECTRLi sur la ligne d?inspection logique LI2.
Adresse
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 <= ADR <= 1F | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | ||||
ADR = 0 : entrée i=1 , ADR = 1F hex : entrée i=32
Donnée : Les signaux sont identiques à ceux décrits pour le registre XDC_LI1 ci-dessus.
XDC_SIGLI1 | W | SYSRESET/Init = 0x0 | Adr = 0x00D0 |
Registre de visualisation de signaux logiques généraux à la carte sur la ligne d?inspection logique LI1.
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
ON | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | inspec | ||||
ON = 1 : Le module pilote la ligne d?inspection logique LI1 du local bus
ON = 0 : Le module libère cette ligne
inspec = 0 : ST (=1 déclenchement d?un cycle de test)
inspec = 1 : INH* (=1 interdiction des déclenchements)
inspec = 2 : VAL (=1 fenêtre de validation des entrées)
inspec = 3 : CT* face avant ou local bus
inspec = 4 : CT* / VALID3 bus VXI
inspec = 5 : CODING (=1 module en phase de conversion)
inspec = 6 : READOUT (=1 module prêt ou en lecture)
inspec = 7 : RST (= 1 remise à zéro et libération du codeur)
inspec = 8 : CKCPTDAC (=1 écriture du compteur de l?échelle glissante)
inspec = 9 : OEVOIVAL16-1* (=1 configuration du groupe 1 sur le bus interne)
inspec = A : OEVOIVAL32-17* (=1 configuration du groupe 2 sur le bus interne)
inspec = B : OUGATE (=1 OU logique des 32 signaux ECTRLi)
inspec = C : INCRADR (=1 incrémentation d?adresse des multiplexeurs)
inspec = D : CONVA (=1 start conversion 200ns ADC A)
inspec = E : EOCA* (=1 ADC ensemble A en conversion 400ns)
inspec = F : CONVB (=1 start conversion 200ns ADC B)
inspec = 10 : EOCB* (=1 ADC ensemble B en conversion 400ns)
inspec = 11 : CONVC (=1 start conversion 200ns ADC C)
inspec = 12 : EOCC* (=1 ADC ensemble C en conversion 600ns)
inspec = 13 : CONVD (=1 start conversion 200ns ADC D)
inspec = 14 : EOCD* (=1 ADC ensemble D en conversion 600ns)
inspec = 15 : LATCHADRMUX (=1 écriture de l?adresse des multiplexeurs)
inspec = 16 : ENADCA* (=0 donnée du convertisseur A sur le bus interne)
inspec = 17 : ENADCB* (=0 donnée du convertisseur B sur le bus interne)
inspec = 18 : ENADCC* (=1 donnée du convertisseur C sur le bus interne)
inspec = 19 : ENADCD* (=1 donnée du convertisseur D sur le bus interne)
inspec = 1A : WRMEM (=1 écriture de données en mémoire)
inspec = 1B : DECVXI (=1 accès A16 au module)
inspec = 1C : MODSEL (=1 accès A24 ou A32 au module)
inspec = 1D: LECTACQ (=1 lecture VME paramètre d?acquisition)
inspec = 1E : INHIBIT des cartes filles
inspec = 1F : OEBUSOUT* (=0 bus interne en sortie)
XDC_SIGLI2 | W | SYSRESET/Init = 0x0 | Adr = 0x00D2 |
Registre de visualisation de signaux logiques généraux à la carte sur la ligne d?inspection logique LI2.
Donnée : Les signaux sont identiques à ceux décrits pour le registre XDC_SIGLI1 ci-dessus.
XDC_AI | SYSRESET/Init = 0x0 | Adr = 0x00C6 à 0x1FC6 |
Registre de visualisation des signaux analogiques ANALOGi à l?entrée des cartes fonctions sur la ligne d?inspection analogique AI.
Adresse
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 <= ADR <= 1F | 1 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | ||||
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
ON | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
ADR = 0 : entrée i=1 , ADR = 1F : entrée i=32
ON = 1 : Le module pilote la ligne d?inspection analogique AI du local bus
ON = 0 : Le module libère cette ligne
XDC_ BITPAT1 | R | SYSRESET/Init/Raz = 0x0 | Adr = 0x0080 |
Registre de configuration des entrées Ei valides ( 0 <= i <= 15 ).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
V16 | V15 | V14 | V13 | V12 | V11 | V10 | V9 | V8 | V7 | V6 | V5 | V4 | V3 | V2 | V1 |
exemple : V8 = 1 : voie 8 valide
XDC_ BITPAT2 | R | SYSRESET/Init/Raz = 0x0 | Adr = 0x1080 |
Registre de configuration des entrées Ej valides ( 16 <= j <= 31 ).
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
V32 | V31 | V30 | V29 | V28 | V27 | V26 | V25 | V24 | V23 | V22 | V21 | V20 | V19 | V18 | V17 |
exemple : V24 = 1 : voie 24 valide
XDC_ COUNT | R | SYSRESET/Init/Raz = 0x0 | Adr = 0x0090 |
Registre de compteur de voies.
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | N | |||||
0 <= N <= 20hex
XDC_DATA | R | SYSRESET/Init/Raz = 0xFFFFFFFF | Adr = 0x0098 |
Registre de données issues de la conversion.
Donnée
15 | 14 | 13 | 12 | 11 | 10 | 09 | 08 | 07 | 06 | 05 | 04 | 03 | 02 | 01 | 00 |
0 | 0 | data | |||||||||||||
data : valeur digitalisée sur 14 bits de l?entrée i
Donnée
31 | 30 | 29 | 28 | 27 | 26 | 25 | 24 | 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 |
ovf | 0 | label | |||||||||||||
ovf : donnée en dépassement
label : étiquette associée à la donnée lue, définie à l?écriture du registre XDC_LABEL de l?entrée i.